設計方案
圖(tu)1為(wei)系(xi)統(tong)設計總體框圖(tu)。該(gai)系(xi)統(tong)采用C8051(＄8.5125)系(xi)列(lie)單片機中的(de)(de) C8051(＄8.5125)F121作(zuo)為(wei)控制器，CvcloneⅢ系(xi)列(lie)EP3C40F484C8(＄86.5000)型(xing)FPGA為(wei)數字信(xin)(xin)號(hao)(hao)算法處理單元(yuan)。系(xi)統(tong)設計遵循抽樣定理，在時域(yu)內截取(qu)一段適當長(chang)度信(xin)(xin)號(hao)(hao)，對其(qi)信(xin)(xin)號(hao)(hao)抽樣量(liang)化，按照(zhao)具體的(de)(de)步(bu)驟求(qiu)取(qu)信(xin)(xin)號(hao)(hao)的(de)(de)頻(pin)譜(pu)，并在LCD上顯示信(xin)(xin)號(hao)(hao)的(de)(de)頻(pin)譜(pu)，同時提供友好的(de)(de)人(ren)機會話(hua)功(gong)能。該(gai)系(xi)統(tong)zui小分辨率(lv)為(wei)1 Hz，可(ke)分析帶寬為(wei)0~5 MHz的(de)(de)各種信(xin)(xin)號(hao)(hao)。
由于單片機C8051(＄8.5125) F121內部集(ji)成A／D轉換(huan)器(qi)，能(neng)夠有效(xiao)測(ce)量自(zi)動(dong)增(zeng)益控(kong)制(zhi)AGC壓差，計算出對輸入信(xin)號的(de)放大(da)倍數(shu)；另(ling)外，該單片機內置(zhi)高速控(kong)制(zhi)內核和(he)豐(feng)富的(de)存儲器(qi)，使其能(neng)夠控(kong)制(zhi)整(zheng)個系統；EP3C40F484C8(＄86.5000)型FPGA內置(zhi)豐(feng)富的(de)存儲器(qi)資(zi)源，確保(bao)該系統具有足夠的(de)空間存儲采集(ji)的(de)點數(shu)，完成離散傅(fu)里葉變換(huan)、數(shu)字濾波器(qi)、數(shu)字混頻等(deng)信(xin)號處理。
AGC電路
輸入信號(hao)經(jing)高速(su)A／D采樣，信號(hao)幅度(du)必須滿足A／D的采樣范圍，zui高為2-3V，因此(ci)該系(xi)統(tong)設計應加AGC電路(lu)。AGC電路(lu)采用AD603(＄6.4440)型線性增益放大器。圖3為AGC電路(lu)。
A／D轉換電路
ADS2806(＄21.5437)是一款12位(wei)A／D轉(zhuan)換(huan)(huan)器，其特(te)點為：無雜散信號動態(tai)范圍（SFDR）為73 dB；信噪(zao)比（SNR）為66 dB；具有內部(bu)和外部(bu)參考時鐘；采樣速率為32 MS／s。圖(tu)4為ADS2806(＄21.5437)的電(dian)路。為使A／D轉(zhuan)換(huan)(huan)更穩定，在A／D轉(zhuan)換(huan)(huan)器的電(dian)源(yuan)引腳上(shang)增加濾波電(dian)容，抑制電(dian)源(yuan)噪(zao)聲。該電(dian)路結構簡單，在時鐘CLK的驅(qu)動下，數據(ju)端口(kou)實時輸(shu)出(chu)數據(ju)，供(gong)FPGA讀取。
FPGA及外圍接口模塊
選用Cyclone(＄898.9000)Ⅲ系(xi)列 EP3C40F484(＄86.5000)型FPGA，該(gai)器(qi)件內部(bu)有39 600個LE資源(yuan)，有1 134 000 bit的存儲器(qi)，同時(shi)還有126個乘法器(qi)和4個PLL鎖相環。由(you)于該(gai)器(qi)件內部(bu)有大量資源(yuan)，因而可滿(man)足其內部(bu)實現數(shu)字混(hun)頻、數(shu)字濾(lv)波、以及FFT運(yun)算。FP -GA正常(chang)工(gong)作時(shi)，主要(yao)(yao)需要(yao)(yao)的外部(bu)接口有：時(shi)鐘電路、JTAG下載電路、配置器(qi)件及下載電路。圖(tu)5為FPGA的外圍接口電路。
該系統能夠方(fang)便地在LCD上(shang)顯示信號的頻譜結構圖(tu)。操作(zuo)簡單(dan)，非常適合(he)教(jiao)學實驗(yan)室(shi)學生使用。
文章來源：電子發燒友
